1
0
UAHCode/EE203/Noah Woodlee/Lab2/part1/part1.v
2022-08-28 16:12:16 -05:00

17 lines
767 B
Verilog

module part1(SW, HEX0, HEX1);
input [7:0] SW;
output [6:0] HEX0, HEX1;
assign HEX0=SW[3]? (SW[0]? 7'b0010_000:7'b0000_000):
(SW[2]? (SW[1]? (SW[0]? 7'b1111_000:7'b0000_010):
(SW[0]? 7'b0010_010:7'b0011_001)):
(SW[1]? (SW[0]? 7'b0110_000:7'b0100_100):
(SW[0]? 7'b1111_001:7'b1000_000)));
assign HEX1=SW[7]? (SW[4]? 7'b0010_000:7'b0000_000):
(SW[6]? (SW[5]? (SW[4]? 7'b1111_000:7'b0000_010):
(SW[4]? 7'b0010_010:7'b0011_001)):
(SW[5]? (SW[4]? 7'b0110_000:7'b0100_100):
(SW[4]? 7'b1111_001:7'b1000_000)));
endmodule